Ces dernières années, avec le développement rapide des ordinateurs, des réseaux numériques et des technologies de télévision, la demande des gens pour des images télévisées de haute qualité n'a cessé d'augmenter, et l'industrie de la radio et de la télévision de mon pays a connu un développement rapide et un développement rapide. La diffusion par satellite de la télévision numérique, lancée il y a quatre ans, a maintenant pris une ampleur considérable. L'enregistrement vidéo numérique, les effets spéciaux numériques, les systèmes de montage non linéaires, les studios virtuels, les véhicules de diffusion numérique, les matrices de disques durs en réseau et les systèmes de lecture numérique robotique sont successivement entrés dans les stations de vidéosurveillance et de télévision provinciales et municipales. La télévision numérique haute définition standard SDTV/HDTV a été répertoriée comme un projet national majeur de l'industrie de la recherche scientifique, et la diffusion pilote a été réalisée sur la tour centrale de radio et de télévision. À l'heure actuelle, la production de programmes de télévision numérique et la diffusion de télévision numérique terrestre de mon pays ont été intensivement encouragées, et le "Onzième plan quinquennal" sera la période de préparation du changement global de la télévision numérique de mon pays et une étape importante de la transition du système de radiodiffusion et de télévision de l'analogique au numérique.
Cette conception est conçue pour faire face à cette tendance et pour répondre à l'énorme demande du marché pour les équipements de transmission optique de signaux vidéo numériques ASI/SDI multicanaux. Il s'agit d'un équipement de transmission optique qui utilise la technologie de multiplexage temporel pour transmettre simultanément deux signaux vidéo numériques ASI/SDI dans une fibre optique. Cette conception peut jeter des bases solides pour le développement d'équipements de transmission optique de signaux numériques asynchrones à plus grande vitesse à l'avenir.
1. Plan de mise en œuvre du système
Le signal série ASI/SDI est reformé par le circuit d'égalisation et converti en un ensemble de signaux différentiels ; puis l'horloge du signal est extraite à travers le circuit de récupération d'horloge pour être utilisée dans le prochain décodage et la synchronisation du signal ; après avoir traversé le circuit de décodage, le signal série haute vitesse est transformé en un signal parallèle basse vitesse pour préparer le prochain processus de multiplexage électrique ; enfin, le signal asynchrone est synchronisé avec l'horloge électrique locale de multiplexage grâce au réglage du circuit FIFO, réalisant ainsi le multiplexage électrique local ; Elle est ensuite transmise à l'extrémité réceptrice par la conversion électrique/optique du module optique. Après avoir reçu le signal, l'extrémité réceptrice traverse une série de circuits de conversion inverse pour restaurer le signal série ASI/SDI d'origine afin de terminer l'ensemble du processus de transmission.
Dans cette conception, la technologie de multiplexage électrique des signaux ASI/SDI est la clé de tout le lien technique. Parce que le débit de signal ASI/SDI requis pour le multiplexage de puissance dans le projet est très élevé, le débit standard atteint 270 Mbit/s, et ce n'est pas un multiplexage de signal homologue, il est difficile et peu économique de multiplexer directement le signal, et il doit être restauré en premier. L'horloge de chaque signal convertit le signal série haute vitesse en un signal parallèle basse vitesse, puis ajuste le rythme d'horloge de chaque signal via le circuit de puce FIFO pour obtenir la synchronisation avec l'horloge locale, puis multiplexe les deux signaux électriques via la puce programmable, puis réalisez la transmission multiplex par répartition dans le temps. Ce n'est qu'après cette série de procédures de traitement du signal qu'un processus de démultiplexage en douceur peut être réalisé à l'extrémité de réception, ce qui est également le principal point technique de la conception.
De plus, le verrouillage du multiplexage électrique est également un problème. Plus il y a de canaux de signaux, plus la vitesse est élevée, plus il est difficile de verrouiller et plus les exigences techniques pour la disposition de la carte PCB sont élevées. Ce problème peut être très bien résolu grâce à divers traitements tels que le placement raisonnable de divers composants et le filtrage scientifique du fouillis.
2. Circuit matériel
Dans cette conception, l'utilisation principale est le dernier chipset vidéo numérique puissant et stable de National Semiconductor. La puce de décodage et de conversion série/parallèle est CLC011 ; la puce de codage et de conversion parallèle/série est CLC020 ; la puce de récupération d'horloge est LMH0046 ; la puce d'égalisation de câble adaptative est CLC014; la puce CPLD est LC4256V de LATTICE; la puce FIFO est IDT72V2105 d'IDT.
La partie d'égalisation du processus de traitement du circuit est illustrée à la figure 2. On peut voir sur la figure 2 que le signal série ASI/SDI d'entrée asymétrique est remodelé après avoir traversé le circuit d'égalisation et converti en un ensemble de signaux différentiels, qui est prêt pour le processus de récupération d'horloge suivant. Après avoir passé le circuit d'égalisation, la qualité du signal est grandement améliorée et les formes d'onde des signaux d'entrée et de sortie sont comparées, comme le montre la figure 3.
Figure 2 Équilibrage d'une partie du processus de traitement du circuit
Figure 3 Comparaison des formes d'onde du circuit d'égalisation
La partie récupération d'horloge du processus de traitement du circuit est illustrée à la figure 4. On peut voir à partir de la figure 4 que le mode de fonctionnement de la puce est correctement réglé, une horloge de 27M est fournie localement pour que la puce de récupération d'horloge puisse utiliser, le haut équilibré -le signal différentiel de vitesse est entré dans la puce et le signal série est récupéré après le traitement de la puce. Le signal d'horloge qu'il contient est utilisé par la partie de décodage suivante du circuit. Dans le même temps, la puce peut également prendre en charge la récupération d'horloge pour les signaux haute définition.
Figure 4 Partie de récupération d'horloge du processus de traitement du circuit
Le processus de décodage d'une partie du circuit est illustré à la figure 5. On peut voir sur la figure 5 que l'horloge série et les données série récupérées par la puce de récupération d'horloge sont entrées dans la puce de décodage, après conversion série/parallèle, 10 bits les données parallèles et l'horloge parallèle 27M sont sorties pour préparer l'horloge pour le circuit FIFO suivant Ajustez l'utilisation. Le chronogramme des signaux dans chaque mode de fonctionnement est illustré à la Fig. 6.
Figure 5 Partie de décodage du processus de traitement du circuit
Figure 6 Chronogramme du signal de chaque mode
La partie FIFO du processus de traitement du circuit est représentée sur la figure 7. Parmi elles, l'horloge de lecture utilise l'horloge parallèle 27M récupérée par le circuit de codage, et l'horloge d'écriture utilise l'horloge locale 27M. Le signal parallèle de 10 bits traversant la FIFO est synchronisé avec l'horloge locale par un ajustement pour préparer l'entrée suivante vers le CPLD pour le multiplexage électrique. La procédure de multiplexage électrique de CPLD est la suivante, parmi lesquelles 2BP-S est la procédure de multiplexage et 2BS-P est la procédure de démultiplexage.
Figure 7 FIFO partie du processus de traitement du circuit
L'architecture SCHEMATIC du 2BP-S est
SIGNAL gnd: std_logic := '0';
SIGNAL vcc : std_logic := '1';
Signal N_25 : std_logic ;
Signal N_12 : std_logic ;
Signal N_13 : std_logic ;
Signal N_15 : std_logic ;
Signal N_16 : std_logic ;
Signal N_17 : std_logic ;
Signal N_21 : std_logic ;
Signal N_22 : std_logic ;
Signal N_23 : std_logic ;
Signal N_24 : std_logic ;
Commencer
I30 : Carte des ports G_D (CLK=>N_25, D=>N_13, Q=>N_22 );
I29 : Carte des ports G_D (CLK=>N_25, D=>N_16, Q=>N_23 );
I34 : Mappe des ports G_OUTPUT (I=>N_22, O=>Q0 );
I33 : Mappe des ports G_OUTPUT (I=>N_23, O=>Q1 );
I2 : Mappe des ports G_INPUT (I=>CLK, O=>N_25 );
I7 : Mappe des ports G_INPUT (I=>A, O=>N_12 );
I8 : Mappe des ports G_INPUT (I=>LD, O=>N_21 );
I6 : Mappe des ports G_INPUT (I=>B, O=>N_15 );
I12 : Plan de port G_2OR (A=>N_17, B=>N_24, Y=>N_16 );
I16 : Mappe des ports G_2AND1 (AN=>N_21, B=>N_22, Y=>N_24 );
I21 : Plan de port G_2AND (A=>N_21, B=>N_12, Y=>N_13 );
I20 : Plan de port G_2AND (A=>N_21, B=>N_15, Y=>N_17 );
Fin SCHÉMA ;
L'architecture SCHEMATIC de 2BS-P est
SIGNAL gnd: std_logic := '0';
SIGNAL vcc : std_logic := '1';
Signal N_5 : std_logic ;
Signal N_1 : std_logic ;
Signal N_3 : std_logic ;
Signal N_4 : std_logic ;
Commencer
I8 : Mappe des ports G_OUTPUT (I=>N_4, O=>Q0 );
I1 : Mappe des ports G_OUTPUT (I=>N_5, O=>Q1 );
I2 : Mappe des ports G_INPUT (I=>CLK, O=>N_3 );
I3 : Mappe des ports G_INPUT (I=>SIN, O=>N_1 );
I7 : Carte des ports G_D (CLK=>N_3, D=>N_4, Q=>N_5 );
I4 : Carte des ports G_D (CLK=>N_3, D=>N_1, Q=>N_4 );
Fin SCHÉMA ;
La partie de codage du processus de traitement du circuit est illustrée à la figure 8. Après avoir reçu les données, le module optique de réception récupère les données parallèles et l'horloge synchrone via le programme de démultiplexage du CPLD, puis récupère le signal série haut débit d'origine via le circuit de puce de codage, qui est finalement émis par le dispositif de transmission après avoir été entraîné par la puce de commande de câble. Terminez l'ensemble du processus de transfert. Parmi eux, la séquence de signaux de la partie circuit de codage est illustrée à la figure 9.
Figure 8 Partie du code du processus de traitement du circuit
Figure 9 Chronogramme du signal du circuit de codage
3. remarques de conclusion
La conception de l'équipement de transmission optique à multiplexage électrique de signal ASI/SDI asynchrone basé sur CPLD utilise la dernière technologie de multiplexage/démultiplexage électrique de signal ASI/SDI, qui peut réaliser la transmission de multiplexage par répartition dans le temps de deux signaux, remplaçant le multiplexage par répartition d'onde précédent La technologie -Le mode de transmission de signal asynchrone multicanal basé sur économise considérablement les coûts de production et améliore encore la compétitivité des produits sur le marché.
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