La conception de puces est l'une des priorités de développement de chaque pays, et l'expansion de l'industrie chinoise de la conception de puces contribuera à réduire la dépendance de mon pays à l'égard des puces étrangères. Dans des articles précédents, l'éditeur a déjà présenté le flux aller et retour de la conception de puces et les perspectives de la conception de puces. Dans cet article, l'éditeur vous présentera le chapitre sur la conception de la puce - l'optimisation et la réalisation de la consommation d'énergie de l'arbre d'horloge dans la conception de la puce RFID.
1 Aperçu
UHF RFID est une puce d'identification par radiofréquence UHF. La puce adopte un mode d'alimentation passif: après avoir reçu l'énergie porteuse, l'unité frontale RF génère un signal d'alimentation Vdd pour alimenter l'ensemble de la puce pour qu'elle fonctionne. En raison des limites du système d'alimentation électrique, la puce ne peut pas générer un lecteur de courant important, de sorte que la conception à faible consommation d'énergie est devenue une avancée majeure dans le processus de développement de la puce. Afin de permettre à la partie de circuit numérique de produire le moins d'énergie possible, dans le processus de conception du circuit logique numérique, en plus de simplifier la structure du système (fonctions simples, ne contient que le module de codage, le module de décodage, le module de génération de nombres aléatoires, l'horloge , module de réinitialisation, unité de commande de mémoire En plus du module de commande global), la conception de circuits asynchrones est adoptée dans la conception de certains circuits. Dans ce processus, nous avons vu que parce que l'arbre d'horloge consomme une grande partie de la consommation d'énergie de la logique numérique (environ 30% ou plus), la réduction de la consommation d'énergie de l'arbre d'horloge est également devenue une réduction de la consommation d'énergie du la logique numérique et la puissance de toute la puce d'étiquette. Une étape importante pour la consommation.
2 Composition de la puissance de la puce et méthodes pour réduire la consommation d'énergie
2.1 La composition de la consommation électrique
Figure 1 Composition de la consommation d'énergie de la puce
La consommation d'énergie dynamique comprend principalement la consommation d'énergie en court-circuit et la consommation d'énergie inversée, qui sont les principaux composants de la consommation d'énergie de cette conception. La consommation d'énergie de court-circuit est la consommation d'énergie interne, qui est causée par le court-circuit instantané provoqué par la mise sous tension du tube P et du tube N à un certain moment dans l'appareil. La consommation d'énergie de rotation est causée par la charge et la décharge de la capacité de charge à la sortie du dispositif CMOS. La consommation d'énergie de fuite comprend principalement la consommation d'énergie causée par une fuite sous le seuil et une fuite de grille.
Aujourd'hui, les deux principales sources de consommation d'énergie sont: la conversion de capacité et les fuites sous le seuil.
2.2 Principales méthodes pour réduire la consommation d'énergie
Figure 2 Principales méthodes pour réduire la consommation d'énergie de la puce
2.2.1 Réduire la tension d'alimentation Vdd
Îlot de tension: différents modules utilisent des tensions d'alimentation différentes.
Échelle de tension à plusieurs niveaux: il existe plusieurs sources de tension dans le même module. Basculez entre ces sources de tension selon différentes applications.
Échelle dynamique de fréquence de tension: la version améliorée de «l'ajustement de tension à plusieurs niveaux», qui ajuste dynamiquement la tension en fonction de la fréquence de travail de chaque module.
Échelle de tension adaptative: une version améliorée de DVFS qui utilise un circuit de rétroaction qui peut surveiller le comportement du circuit pour ajuster la tension de manière adaptative.
Circuit sous-seuil (la conception est plus difficile et reste toujours dans le champ de la recherche universitaire)
2.2.2 Réduire la fréquence f et le taux de rotation A
Optimisation du code (extraction des facteurs communs, réutilisation des ressources, isolement des opérandes, travail en série pour réduire la consommation de pointe, etc.)
Horloge fermée
Stratégie multi-horloge
2.2.3 Réduire la capacité de charge (CL) et la taille du transistor (Wmos)
Réduisez les unités séquentielles
Zone de copeaux et réduction d'échelle
Mise à niveau des processus
2.2.4 Réduire le courant de fuite Ileak
Tension de seuil de contrôle (tension de seuil) (tension de seuil ↑ courant de fuite ↓ si vous utilisez MTCMOS, VTCMOS, DTCMOS)
Contrôlez la tension de grille (tension de grille) (en contrôlant la tension de grille-source pour contrôler le courant de fuite)
Pile de transistors (connectez les transistors redondants en série, augmentez la résistance pour réduire le courant de fuite)
Bloc d'alimentation Gated (Power gaTIng ou PSO) (lorsque le module ne fonctionne pas, coupez l'alimentation pour réduire efficacement le courant de fuite)
3 Optimisation de la consommation d'énergie de l'arbre d'horloge dans la puce RFID
Lorsque la puce fonctionne, une grande partie de la consommation électrique est due au renouvellement du réseau d'horloge. Si le réseau d'horloge est important, la perte de puissance causée par cette partie sera très importante. Parmi de nombreuses technologies à faible consommation d'énergie, l'horloge gated a le plus fort effet de restriction sur la consommation d'énergie du retournement et la consommation d'énergie interne. Dans cette conception, la combinaison de la technologie d'horloge à plusieurs niveaux et d'une stratégie spéciale d'optimisation de l'arborescence d'horloge permet d'économiser une grande partie de la consommation d'énergie. Ce projet a utilisé une variété de stratégies d'optimisation de la consommation d'énergie dans la conception logique, et a essayé certaines méthodes dans la synthèse back-end et la conception physique. Grâce à plusieurs optimisations de puissance et itérations à l'avant et à l'arrière, la conception du code logique et la consommation d'énergie minimale ont été trouvées Approche intégrée.
4.1 Ajouter manuellement une synchronisation d'horloge dans l'étape RTL
Figure 3 Schéma de principe de l'horloge gated
module data_reg (En, Data, clk, out)
entrée En, clk;
entrée [7: 0] Données;
sortie [7: 0] out;
toujours @ (posedge clk)
if (En) out = Données;
module de fin
Le but de cette étape est principalement double: Le premier est d'ajouter une unité d'horloge gated pour contrôler le taux de rotation et réduire plus raisonnablement la consommation d'énergie dynamique en fonction de la probabilité de rotation d'horloge de chaque module. La seconde est de produire un réseau d'horloge avec une structure équilibrée autant que possible. Il peut être garanti que certains tampons d'horloge peuvent être ajoutés à l'étape de synthèse de l'arborescence d'horloge d'arrière-plan pour réduire la consommation d'énergie. L'unité ICG (Integrated Gating) de la bibliothèque de cellules de fonderie peut être directement utilisée dans la conception du code réel.
4.2 Les outils en phase de synthèse sont insérés dans la porte intégrée
Figure 4 Insertion d'horloge gated pendant la synthèse logique
#Set clock gating options, max_fanout default est illimité
set_clock_gating_style -sequential_cell loquet \
-positive_edge_logic {intégré} \
-control_point avant \
-control_signal scan_enable
#Créez un arbre d'horloge plus équilibré en insérant des ICG «toujours activés»
définir power_cg_all_registers true
définir power_remove_redundant_clock_gates true
read_db design.gtech.db
top current_design
lien
source design.cstr.tcl
#Insert horloge gating
insert_clock_gating
compiler
#Générer un rapport sur le déclenchement de l'horloge inséré
rapport_clock_gating
Le but de cette étape est d'utiliser l'outil intégré (DC) pour insérer automatiquement l'unité fermée afin de réduire davantage la consommation d'énergie.
Il convient de noter que les réglages des paramètres pour l'insertion de l'ICG, tels que la distribution maximale (plus la distribution est grande, plus l'économie d'énergie est importante, plus la distribution est équilibrée, plus le biais est petit, en fonction de la conception, comme indiqué sur la figure), et le réglage du paramètre minimum_bitwidth De plus, il est nécessaire d'insérer un ICG normalement ouvert pour des structures de contrôle de porte plus complexes afin de rendre la structure du réseau d'horloge plus équilibrée.
4.3 Optimiser la consommation électrique au stade de la synthèse de l'arbre d'horloge
Figure 5 Comparaison de deux structures d'arbre d'horloge (a): type de profondeur à plusieurs niveaux; (b): type plat à quelques niveaux
Introduisez d'abord l'influence des paramètres complets de l'arbre d'horloge sur la structure de l'arbre d'horloge:
Skew: Skew d'horloge, l'objectif global de l'arbre d'horloge.
Délai d'insertion (Latency): Le retard total du chemin d'horloge, utilisé pour limiter l'augmentation du nombre de niveaux de l'arbre d'horloge.
Taranstion max: Le temps de conversion maximal limite le nombre de tampons pouvant être pilotés par le tampon de premier niveau.
Max Capacitance Max Fanout: La capacité de charge maximale et la fanout maximale limitent le nombre de tampons pouvant être pilotés par le tampon de premier niveau.
L'objectif final de la synthèse d'arborescence d'horloge dans la conception générale est de réduire le biais d'horloge. L'augmentation du nombre de niveaux et la réduction de chaque niveau de distribution investira plus de tampons et équilibrera plus précisément la latence de chaque chemin d'horloge pour obtenir un biais plus petit. Mais pour une conception à faible puissance, en particulier lorsque la fréquence d'horloge est faible, les exigences de synchronisation ne sont pas très élevées, il est donc à espérer que l'échelle de l'arbre d'horloge peut être réduite pour réduire la consommation d'énergie de commutation dynamique causée par l'arbre d'horloge. Comme le montre la figure, en réduisant le nombre de niveaux de l'arbre d'horloge et en augmentant la répartition, la taille de l'arbre d'horloge peut être efficacement réduite. Cependant, en raison de la réduction du nombre de tampons, un arbre d'horloge avec un plus petit nombre de niveaux qu'un arbre d'horloge à plusieurs niveaux juste équilibrer grossièrement la latence de chaque chemin d'horloge, et obtenir un plus grand biais. On peut voir que dans le but de réduire l'échelle de l'arbre d'horloge, la synthèse d'arbre d'horloge de faible puissance se fait au détriment de l'augmentation d'un certain biais.
Spécifiquement pour cette puce RFID, nous utilisons le processus TSMC 0.18um CMOS LOGIC / MS / RF, et la fréquence d'horloge n'est que de 1.92M, ce qui est très faible. A ce moment, lorsque l'horloge est utilisée pour la synthèse de l'arbre d'horloge, l'horloge basse est utilisée pour réduire l'échelle de l'arbre d'horloge. La synthèse de l'arbre d'horloge de consommation d'énergie définit principalement les contraintes de biais, de latence et de transiton. Étant donné que la restriction du déploiement augmentera le nombre de niveaux de l'arborescence d'horloge et augmentera la consommation d'énergie, cette valeur n'est pas définie. La valeur par défaut dans la bibliothèque. Dans la pratique, nous avons utilisé 9 contraintes d'arbre d'horloge différentes, et les contraintes et les résultats complets sont présentés dans le tableau 1.
Conclusion 5
Comme le montre le tableau 1, la tendance générale est que plus le biais cible est grand, plus la taille de l'arbre d'horloge finale est petite, plus le nombre de tampons d'arbre d'horloge est petit et plus la consommation d'énergie dynamique et statique correspondante est faible. Cela sauvera l'arborescence de l'horloge. Le but de la consommation. On peut voir que lorsque le biais de la cible est supérieur à 10ns, la consommation d'énergie ne change fondamentalement pas, mais la grande valeur de biais entraînera la détérioration de la synchronisation de maintien et augmentera le nombre de tampons insérés lors de la réparation de la synchronisation, donc un un compromis doit être fait. D'après le graphique, la stratégie 5 et la stratégie 6 sont les solutions préférées. De plus, lorsque le paramètre d'inclinaison optimal est sélectionné, vous pouvez également voir que plus la valeur de transition Max est élevée, plus la consommation d'énergie finale est faible. Cela peut être compris comme plus le temps de transition du signal d'horloge est long, plus l'énergie requise est faible. De plus, le réglage de la contrainte de latence peut être élargi autant que possible, et sa valeur a peu d'effet sur le résultat de consommation d'énergie finale.
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