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À l'heure actuelle, de plus en plus d'appareils électroménagers passent de l'accès Internet commuté à bas débit à l'accès Internet haut débit ou à la télévision sur protocole Internet (IPTV), en particulier l'IPTV devrait connaître un développement rapide en Chine. En comparaison, le coût d'infrastructure de l'IPTV est assez faible, car cette méthode ne nécessite pas de câbles en cuivre, mais utilise des liaisons DSL ou haut débit et des décodeurs pour diffuser des programmes sur des appareils électroménagers.
Les matrices de portes programmables (FPGA) d'aujourd'hui se sont avérées être des choix idéaux pour ces plates-formes, car elles offrent la flexibilité nécessaire pour changer rapidement les exigences du marché. Les exigences d'alimentation des FPGA sont généralement très complexes, car les FPGA ont jusqu'à trois exigences d'alimentation. Afin d'obtenir des performances système fiables, ces exigences doivent être séquencées.
Tension de base
Le rail de tension de base est généralement réglé sur VCCINT pour alimenter la logique FPGA. Le courant requis varie de centaines de milliampères à des dizaines d'ampères, en fonction de la fréquence d'horloge et du nombre de portes utilisées. La charge étant hautement capacitive, les exigences de tension et de courant du noyau peuvent être très élevées au début. Le cœur FPGA a des exigences strictes en matière de réponse transitoire. La tension d'alimentation du noyau doit augmenter lentement et est souvent nécessaire pour atteindre une tension stable dans un laps de temps fixe. Par exemple, le Virtex-4 de Xilinx doit permettre à l'alimentation VCCINT de se mettre sous tension entre 0.2 ms et 50 ms.
Tension E / S
La tension d'E / S (VCCIO) nécessite généralement un rail de tension de 3.3 V, 2.5 V, 1.8 V ou 1.5 V. La norme d'E / S peut être définie indépendamment par le module d'E / S du FPGA, de sorte qu'un FPGA peut avoir plus d'une tension d'E / S. Le courant requis pour les E / S dépend du nombre d'E / S utilisées et de la vitesse d'horloge. En général, les besoins en courant d'E / S sont faibles, allant de quelques centaines de mA à 3A.
Tension auxiliaire
La tension auxiliaire (VCCAUX) nécessite que l'alimentation ait un rapport de réjection d'alimentation (PSRR) élevé car l'alimentation est directement connectée à la gestion d'horloge numérique (DCM). Si le bruit de l'alimentation est autorisé à se coupler au DCM, cela peut affecter les performances du système.
Bien que les tensions d'E / S et auxiliaires n'aient pas besoin d'être mises sous tension dans un ordre particulier, les fabricants de FPGA spécifient ou suivent souvent la séquence de mise sous tension du noyau et des E / S. Les conséquences de ne pas spécifier la séquence de mise sous tension ou de suivre la séquence de mise sous tension sont souvent des dommages irréparables pour les périphériques du système. Les FPGA, PLD, DSP et microprocesseurs placent généralement des diodes entre le cœur et l'alimentation d'E / S en tant que composants de protection ESD. Si le bloc d'alimentation ne respecte pas les exigences de suivi et dépasse la polarisation directe de la diode de protection, l'appareil peut être endommagé.
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Pour illustrer la complexité des exigences d'alimentation FPGA, prenez l'exigence de mise sous tension de VCCINT dans une période de temps fixe comme exemple. Afin d'assurer le temps de mise sous tension entre 2 ms et 50 ms contrôlé par les limites supérieure et inférieure, le circuit illustré à la figure 1 doit être mis en œuvre.
Figure 1: MIC37302 et circuits discrets garantissent une pente et une synchronisation contrôlées
La séquence de mise sous tension ou le suivi de la séquence de mise sous tension des alimentations principales et d'E / S augmente la complexité et le coût du circuit de gestion de l'alimentation. Pour surmonter ce problème, les ingénieurs concepteurs ont besoin d'un appareil qui répond à tous ces besoins sans ajouter de composants externes. Un exemple de ce produit est le MIC68200 LDO de Micrel, qui convient à diverses alimentations embarquées. Il intègre des fonctions telles que le contrôle de la vitesse croissante, le séquençage et le suivi de mise sous tension dans un boîtier MLF 3 × 3 mm.
Plusieurs MIC68200 peuvent être mis en cascade dans deux modes: en mode de suivi, la sortie du dispositif maître pilote la broche RC du dispositif esclave afin que le dispositif esclave puisse suivre le régulateur maître lors de l'allumage et de l'arrêt; en mode de mise sous tension séquentielle, le maître Le POR de l'appareil pilote l'extrémité d'activation (EN) de l'appareil esclave afin qu'il soit allumé après que l'appareil maître est allumé et éteint avant (ou après) l'appareil maître est désactivé. En plus des capacités de suivi, la broche de contrôle de rampe de tension (RC) peut également programmer avec précision la tension de rampe du rail de tension du noyau via un condensateur.
Les circuits de suivi et de tri sont représentés respectivement sur la figure 2 et la figure 3. On peut voir sur la figure que la solution est simple et nécessite peu de composants discrets.
Figure 2: Circuit de suivi, la pente de la tension du noyau est définie par le condensateur sur la broche RC
Figure 3: Circuit de séquençage, le POR du régulateur maître active le régulateur esclave et le délai POR est réglé par la faible capacité
Résumé de cet article
En bref, les avantages de l'utilisation de FPGA comme plate-forme d'encodage et de décodage dans la diffusion vidéo IPTV sont évidents. Cependant, alimenter le FPGA peut être un défi, et l'utilisation de dispositifs de gestion de l'alimentation dédiés conçus en fonction des besoins en énergie, tels que le MIC68200, réduira considérablement le temps de mise sur le marché des nouveaux systèmes.
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